module top_module (input x, input y, output z);

    wire	q4a_out0;
    wire	z1;
    wire	z2;
    wire	z3;
    wire	z4;
    
    xor		xor1	(q4a_out0, x, y);
    and		and1	(z1, q4a_out0, x);
    xnor	xnor1	(z2, x, y);
    or		or1		(z3, z1, z2);
    and		and2	(z4, z1, z2);
    xor		xor2	(z, z3, z4);
    
endmodule
